摘要：定時同步是高速數據傳輸的關鍵技術也是難點問題。在對鎖相環(huán)數字化設計、DDS原理結構和參數設計進行研究的基礎上，提出了一種基于DDS的高速定時同步方法，對該定時同步方法的原理結構框圖進行了詳細的論述，對具體參數進行了設計。采用這種定時同步方法的高速解調器進行了原理實驗測試，取得了滿意的結果，所提出的定時同步方法對高速數據傳輸方案設計提供了參考。
關鍵詞：定時同步；鎖相環(huán)；高速傳輸；DDS
0 引言
在數字通信系統(tǒng)中，定時同步是接收機必須完成的一個重要工作，定時同步的好壞直接影響到數字接收機的性能。高速數據傳輸對定時同步提出了新要求，同步算法結構必須簡單有效以降低器件速度限制。
定時同步通常采用3種基本方式實現：模擬方式、數字方式和混合方式。鑒于模擬電路所固有的穩(wěn)定性差、一致性差等問題，模擬方式目前已經很少使用。數字方式采用一個獨立于發(fā)送端的時鐘對接收信號進行直接采樣，然后通過插值運算得到信號在最佳判決時刻的近似值。數字方式對采樣率要求較高，通常要求采樣率是符號速率4倍以上，對ADC有較高的要求?；旌戏绞酵ㄟ^提取接收信號中的時鐘誤差信息來調整ADC采樣時鐘，實現定時同步時鐘恢復。混合方式具備數字方式結構可靠、成本低、處理靈活等優(yōu)點，同時降低了對ADC的要求，采樣率只需要2倍符號速率，是高速定時同步的較好選擇。
所提出的高速定時同步方法采用了混合方式。ADC的采樣時鐘由DDS產生，DDS相當于鎖相環(huán)中的VCO。鎖相環(huán)的鑒相器、環(huán)路濾波是全數字的，在FPGA內實現。定時同步是通過鎖相環(huán)閉環(huán)調整實現的。
1 定時同步數字鎖相環(huán)路設計
定時同步環(huán)路采用理想二階鎖相環(huán)。鎖相環(huán)由鑒相器、環(huán)路濾波器、壓控振蕩器(VCO)組成。理想二階環(huán)的鑒相器增益表示為Kd。環(huán)路濾波器傳遞函數為：
F(s)=K1+K2／s (1)
式中：K1為環(huán)路濾波器比例通路的增益系數；K2為環(huán)路濾波器積分通路的增益系數。
壓控振蕩器的傳遞函數為：
V(s)=Ko／s (2)
式中Ko為VCO的增益。
由式(1)，式(2)可得到理想二階環(huán)的傳遞函數：
根據脈沖響應不變法，由式(3)可得到理想二階鎖相環(huán)的數字域原理框圖如圖1所示。
圖1中環(huán)路濾波器的兩個參數C1，C2計算式為：
式中：ts為采樣周期。
阻尼系數為固定值通常取ζ=0．707，無阻尼固有頻率ωn的取值根據鎖相環(huán)頻率捕獲范圍確定，可取為與要求捕獲頻率相近的值。由式(4)計算出C1和C2即完成理想二階數字鎖相環(huán)的參數設計。
2 直接數字頻率合成
直接數字頻率合成(DDS)用于實現鎖相環(huán)的VCO。DDS的原理如圖2所示。
DDS由相位累加器、正弦表、DAC和濾波器組成。相位累加器長度為N位，顯然2N相當于360°(2π rad)。DDS是以系統(tǒng)時鐘頻率fs對相位進行等間隔的采樣，每個系統(tǒng)時鐘周期Ts輸出頻率fo的相位增量為FW×2π／2N。完成一整周正弦輸出需要2π／(FW×2π／2N)，即2N／FW個系統(tǒng)時鐘周期，可以得到輸出頻率：
由式(5)可知，相位累加器的長度N越大，DDS的頻率分辨率越高。如果將相位累加器全部字長作為正弦表的地址將會占用很大的存儲空間，一般只選取最高的W位。這樣既獲得了高的頻率分辨，又節(jié)省了存儲空間。正弦表的輸出經DAC變?yōu)槟M信號，再由濾波器濾除DAC采樣時鐘的諧波得到期望的輸出頻率fo。
目前DDS技術已經比較成熟，已有很多DDS芯片可供選持。AD9912是AnaLog Devices的高性能DDS器件，其系統(tǒng)時鐘高達1 GHz，相位累加器高達48位。由式(5)可知其頻率分辨優(yōu)于4μHz，足夠滿足一般通信系統(tǒng)定時同步的要求。
3 基于DDS的定時同步方法
高速數據傳輸的數據速率為300 Mb／s，調制體制采用QPSK。QPSK兼顧了頻率效率和帶寬效率，是高速數據傳輸中應用最廣泛的調制體制。鎖相環(huán)的鑒相器采用Gardner算法。Gardher算法提取時鐘誤差獨立于載波相位，即定時同步時不需先進行載波同步。Gardner算法每個符號只需兩個采樣點，即只要求采樣速率是符號速率的兩倍。QPSK的Gardner定時誤差表達式為：
式中：y1(r)，yQ(r)表示I，Q兩路第r個符號判決時刻樣點值；y1(r-1／2)，yQ(r-1／2)表示介于第r個符號和第r-1個符號中間的樣點值。
基于DDS的高速定時同步原理框圖如圖3所示。
中頻輸入與本振在正交解調器內混頻解出QPSK的I，Q兩條支路信號。QPSK每條支路的數據速率為其總速率的1／2，故I，Q的速率為150 Mb／s。ADC對I，Q兩路分別采樣，采樣時鐘頻率為300MHz(支路數據速率的2倍)，采樣時鐘由DDS產生。ADC采樣后的信號送到FPGA進行處理，FPGA選為Xilinx公司Virtex-5系列中的XC5VSX95T，其內部豐富的DSP資源適合算法實現。在FPGA內，I，Q采樣信號首先進行平方根升余弦匹配濾波，然后送到Gardner鑒相器提取相位誤差。相位誤差累加后以較低的100kHz速率送給環(huán)路濾波器進行更新。選ζ=0．707，ωn=100Hz，由式(4)可汁算出環(huán)路濾波器的參數C1和C2。環(huán)路濾波器輸出的頻率控制字送到DDS調整其輸出采樣時鐘相位完成定時同步環(huán)路的閉環(huán)控制。
4 結論
定時同步是高速數據傳輸的一項關鍵技術。在對鎖相環(huán)和DDS原理分析的基礎上提出了基于DDS的高速定時同步方法，采用該方法設計了300Mb／s解調器進行實驗測試，取得了滿意的結果?；贒DS的高速定時同步方法也適用于更高速率的數據解調，為高速數據傳輸方案設計提供了參考。
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